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【测试那点事儿】高速串行链路设计专题—第三部分：发射机与接收机 |
| 阅读次数：1090 发布时间：2025/12/25 15:50:33 |
高速串行链路设计专题-【第三部分】 发射机与接收机（Transceiver） 
高速差分信号传输采用两种主要的驱动模式：电流模式逻辑（CML）和源串联端接（SST），后者是CMOS的一种变体。详细结构见图1。 CML的一个变体是低压差分信号（LVDS），它使用两个电流源，其中一个连接到VDD轨，另一个连接到GND轨，类似于CML。双电流源配置可以有效抑制电源噪声，但在低压技术中，电源裕度可能成为一个问题。在这两种驱动模式中，电阻通常由晶体管构成。为了将终端电阻调整到正确的值，多个晶体管会并联耦合，每个晶体管具有不同的饱和电阻。通过耦合输入和输出电阻（晶体管），可以精确地调整总并联耦合电阻以达到所需的值。然而，晶体管在芯片上占据较大的面积，这可能会对设计和集成带来挑战。当负载电流为零时，SST驱动器的差分电压摆幅等于驱动器输出端的VDD。在适当的传输线负载和端接条件下，差分输出电压摆幅为VDD/2。驱动器级的静态功耗为 VDD2 /(4·Z0)。然而，动态功耗则取决于晶体管尺寸、VDD和信号频率。在高速数据传输条件下，SST的功耗可能成为一个问题，甚至可能高于CML的功耗。对于CML，差分电压摆幅为I·Z0/2，静态功率损耗为VDD·I。与SST相比，CML的静态功率损耗较高，但其开关晶体管的数量较少，因此功率损耗随着频率的增加增长较慢。在高速数据传输下，CML的功耗可能低于SST。CML的另一个优点是可以设计为适应高数据速率的低电压摆幅。CML通过从电源吸取恒定电流，产生低同步开关噪声，提升信号质量。然而，CML的一个缺点是无法支持不同的直流终端电压，因为CML输出总是参考两个电源轨。相比之下，SST通过面向CMOS的设计风格克服了这些限制，支持多个不同的终端电压，并提供更高的信号摆幅。是否选择CML还是SST作为驱动器，取决于发射机电路的设计需求，包括功率消耗、电压摆幅及其实现方式等因素。
发射器的目的是通过在引脚上提供足够大的电压摆幅，将高速数据流通过通道传输到接收器。
图2展示了采用64B/66B编码的典型发射器实现。该发射器的主要功能包括：并串转换、扰码器/编码器、变速器、前馈均衡（FFE）和线路驱动。发射器的输入通常来自数据速率较低的并行总线。并串转换器将并行数据转换为串行数据。随后，串行数据经过扰码处理，以在数据流中生成更随机的结构。扰码处理后，会添加同步头，并且为了确保转换不超过66位，额外增加了两个同步头位。这样，传输的数据位数有所增加。为了在添加同步位之前和之后保持相同的数据吞吐量，串行时钟的频率需要相应增加。时钟频率的提升是在变速器中完成的。在25Gbps链路中，添加同步头后的输出数据时钟频率必须为 GHz。FFE（前馈均衡）是有限脉冲响应（FIR）滤波器。通过设置滤波器系数，FFE能够增强增益频谱中的高频部分，从而补偿信道中的损耗。框图中还显示了其他几个关键模块。ESD（静电放电）二极管连接到输出焊盘，用于保护器件免受静电放电的影响。在高速I/O设计中，ESD的主要问题在于输出焊盘上的额外寄生电容，这直接影响发射器的性能。来自ESD保护和与TX焊盘相关的其他电路的寄生电容，已成为限制发射器工作频率的主要因素。 图3 8B/10B 编码数据发送器的框图
图4 CPRI 8B/10B 编码数据发送器的框图
图3展示了8B/10B编码发射器。然而，如果传输的数据不是随机数据，这种方案可能会受到较高电磁干扰（EMI）的影响，详细内容请参见本专题“数据编码和调制”部分。为了减少在对EMI敏感的应用中高辐射带来的缺点，数据在进入8B/10B编码器之前会行随机化处理，详见图4。此方法在无线电应用中，特别是在CPRI（Common Public Radio Interface）中得到广泛使用。
接收器的主要功能是执行均衡处理，并恢复数据和时钟。图5展示了典型的接收器框图。接收器的很大一部分是数字电路，包含控制环路（如自动增益控制（AGC）、决策反馈均衡（DFE）、时钟数据恢复（CDR）），以及解码器、前向纠错（FEC）和解序列化等功能。模拟部分则主要由连续时间线性均衡器（CTLE）和DFE组成。静噪检测器（SqDet）是一个包络检测器，用于检测是否存在传入的数据。偏置电路为模拟模块提供必要的电流和参考电压。在此实现中，自动增益控制（AGC）被集成在CTLE模块中。
图5 接收器框图 解扰器的主要功能是移除同步头，并将数据解扰回原始形式。解扰后的数据将传递给反序列化器，转换为并行数据，方便从接收器传输出去。
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